MOORE 与 MEELEY状态机的特征?

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IC设计中同步复位与异步复位的区别?

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你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗?

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什么是竞争与冒险现象?怎样判断?如何消除?

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什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?

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用flip-flop和logic-gate设计一个1位加法器,输入carryin和current-stage,输出carryout和next-stage?

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IC设计过程中将寄生效应的怎样反馈影响设计师的设计方案?

LX3345680188 回复了问题 • 2 人关注 • 1 个回复 • 115 次浏览 • 2021-12-28 22:27 • 来自相关话题

IC设计前端到后端的流程和EDA工具?

LX3345680188 回复了问题 • 2 人关注 • 1 个回复 • 96 次浏览 • 2021-12-28 22:22 • 来自相关话题

查找表的原理与结构?

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HDL语言的层次概念?

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Xilinx中与全局时钟资源和DLL相关的硬件原语?

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FPGA中可以综合实现为RAM/ROM/CAM的三种资源及其注意事项?

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FPGA设计中如何实现同步时序电路的延时?

LX3345680188 回复了问题 • 2 人关注 • 1 个回复 • 94 次浏览 • 2021-12-28 22:18 • 来自相关话题

FPGA设计中对时钟的使用?(例如分频等)

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什么是时钟抖动?

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FPGA芯片内有哪两种存储器资源?

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锁存器(latch)和触发器(flip-flop)区别?

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FPGA和CPLD的区别?

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对于多位的异步信号如何进行同步?

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附加约束的作用?

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时序约束的概念和基本策略?

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系统最高速度计算(最快时钟频率)和流水线设计思想?

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